DDR4设计概述以伯汇娱乐网址及阐明仿真案例

 产品中心     |      2021-11-10 23:59

DRAM (动态随时机见存储器)对设计人员出格具有吸引力,因为它提供了遍及的机能,用于各类计较机和嵌入式系统的存储系统设计中。本文归纳综合叙述了DRAM 的观念,及先容了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、LPDDR、GDDR。

DRAM

DRAM较其它内存范例的一个优势是它可以或许以IC(集成电路)上每个内存单位更少的电路实现。DRAM 的内存单位基于电容器上贮存的电荷。典范的DRAM 单位利用一个电容器及一个或三个FET(场效应晶体管)制成。典范的SRAM (静态随时机见内存)内存单位采纳六个FET 器件,低落了沟通尺寸时每个IC 的内存单位数量。与DRAM 对比,SRAM 利用起来更轻便,接口更容易,数据会见时间更快。

DRAM焦点布局由多个内存单位构成,这些内存单位分成由行和列构成的两维阵列(拜见图1)。会见内存单位需要两步。先寻找某个行的地点,然后在选定行中寻找特定列的地点。换句话说,先在DRAM IC 内部读取整个行,然后列地点选择DRAM IC I/O(输入/ 输出)针脚要读取或要写入该行的哪一列。

DRAM读取具有粉碎性,也就是说,在读操纵中会粉碎内存单位行中的数据。因此,必须在该行上的读或写操纵竣事时,把行数据写回到同一行中。这一操纵称为预充电,是行上的最后一项操纵。必需完成这一操纵之后,才气会见新的行,这一操纵称为封锁打开的行。

对计较机内存会见举办阐明后表白,内存会见中最常用的范例是读取顺序的内存地点。这是公道的,因为读取计较机指令一般要比数据读取或写入越发常用。另外,大大都指令读取在内存中顺序举办,直到产生到指令分支或跳到子例程。

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图1. DRAMs 内存单位分成由行和列构成的两维阵列

DRAM的一个行称为内存页面,一旦打开行,您可以会见该行中多个顺序的或差异的列地点。这提高了内存会见速度,低落了内存时延,因为在会见同一个内存页面中的内存单位时,其不必把行地点从头发送给DRAM.功效,行地点是计较机的高阶地点位,列地点是低阶地点位。由于行地点和列地点在差异的时间发送,因此行地点和列地点复用到沟通的DRAM 针脚上,以低落封装针脚数量、本钱和尺寸。一般来说,行地点尺寸要大于列地点,因为利用的功率与列数有关。

早期的RAM拥有节制信号,如RAS# (行地点选择低有效)和CAS# (列地点选择低有效),选择执行的行和列寻址操纵。其它DRAM 节制信号包罗用来选择写入或读取操纵的WE# (写启动低有效)、用来选择DRAM的CS#(芯片选择低有效)及OE#

(输出启动低有效)。早期的DRAM拥有异步节制信号,并有各类按时类型,涵盖了其顺序和时间干系,来确定DRAM 事情模式。

早期的DRAM读取周期有四个步调。第一步,RAS# 与地点总线上的行地点变低。第二步,CAS# 与地点总线上的列地点变低。第三步,OE#变低,读取数据呈此刻DQ 数据针脚上。在DQ 针脚上提供数据时,从第一步第三步的时间称为时延。最后一步是RAS#, CAS# 和OE# 变高(不勾当),期待内部预充电操纵在粉碎性读取后完成行数据的规复事情。从第一步开始到最后一步竣事的时间是内存周期时间。上述信号的信号按时与边缘顺序有关,是异步的。这些早期DRAM没有同步时钟操纵。

DRAM 内存单位必须刷新,制止丢失数据内容。这要求丢失电荷前刷新电容器。刷新内存由内存节制器认真,刷新时间指标因差异DRAM内存而差异。内存节制器对行地点举办仅RAS# 轮回,举办刷新。在仅RAS# 轮回竣事时,举办预充电操纵,规复仅RAS# 轮回中寻址的行数据。一般来说,内存节制器有一个行计数器,其顺序生成仅RAS# 刷新周期所需的所有行地点。

刷新计策有两个(拜见图2)。第一个计策内存节制器在刷新周期突发中顺序刷新所有行,然后把内存节制返回处理惩罚器,以举办正常操纵。在达到最大刷新时间前,会产生下一个刷新操纵突发。第二个刷新计策是内存节制器利用正常处理惩罚器内存操纵隔行扫描刷新周期。这种刷新要领在最大刷新时间内展开刷新周期。

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图2. DRAM 刷新实现方案包罗漫衍式刷新和突发刷新。

早期的DRAM 演进及实现了DRAM IC 上的刷新计数器,处理惩罚顺序生成的行地点。在DRAM IC 内部,刷新计数器是复用器输入,节制着内存阵列行地点。另一个复用器输入来自外部地点输入针脚的行地点。这个内部刷新计数器不需要内存节制器中的外部刷新计数器电路。部门DRAM 在RAS# 周期前支持一个CAS#,以利用内部生成的行地点提倡刷新周期。

SDRAM

在接口到同步处理惩罚器时,DRAM 的异步操纵带来了很多设计挑战。